论文无人机通信系统IP数据传输设计和实现，本文是关于通信系统方面硕士学位毕业论文范文和数据传输和无人机和通信系统相关大学毕业论文范文.
周婷婷 中国西南电子技术研究所
【摘 要】 无人机测控与信息传输系统是无人机系统的重要组成部分,是无人机远距离操作和侦察信息实时获取的桥梁.天地一体化信息传输系统已成为无人机测控与信息传输系统发展的趋势.空间数据系统咨询委员会 CCSDS 为航空器和地面系统中实现链路层协议携带 IP 数据建立了规范.在此规范基础上,提出一种无人机测控与信息传输系统链路层 IP 数据传输实现方案,采用 FPGA 完成空间链路 IP 数据 SDL 高速封装,地面 IP 数据快速解析 , 有效降低了链路层处理时延和抖动.
【关键词】 U IP FPGA CCSDS SDL 并行 CRC
引言
无人机通信系统（测控与信息传输系统）是无人机系统的重要组成部分,是无人机远距离操作和侦察信息实时获取的桥梁,在很大程度上决定着无人机系统的整体性能.现代社会,无人机广泛运用于军事、民用各领域,传统的点到点传输方式已无法满足当前及未来使用需求,为了实现与地面网络用户的无缝对接,空间通信要与地面网络相融合.天地一体化的信息传输系统已经成为当前无人机测控与信息传输系统发展的趋势[2] .由于空、地在体系结构和通信协议方面存在差异,因此网络传输协议的标准化是实现天地一体化测控网的核心.2012 年 9 月,空间数据系统咨询委员会（Consultative Committee for Space Data Systems,CCSDS） 发布了 702.1-B-1 蓝皮书及相关文本,为航空器和地面系统中实现通过 CCSDS 空间数据路层协议携带 IP 数据建立了实践规范[1] .本文针对无人机测控与信息传输系统中链路层协议传输,参考 CCSDS 链路层协议 IP 数据封装建议,引入简单数据链路协议（Simple DataLink,SDL）封装方法,依靠可编程逻辑器件FPGA 高速高效的性能特点,采用并行 CRC算法对 IP 数据进行 SDL 高速封装和解析,并采用多路复用技术,实现多用户数据同时传输.该 设计具有空间链路 IP 数据快速封装,地面 IP 数据快速同步,多用户同传等优点,链路处理时延和抖动得到大大降低.
一、方案设计
1.1 链路层数据传输架构
在无人机测控与信息传输系统中空间和地面两端均采用 TCP/IP 协议作为数据传输标准,采用 SDL 帧携带 IP 数据,完成 CCSDS空间数据链路协议与 IP 数据协议的融合.硬件设计采用 PowerPC+FPGA 的架构,Pow erPC 主要完成 IP 数据转发和协议控制等功能,FPGA 主要完成接口处理、SDL封装和解析、CCSDS 封装和解析等功能.FPGA 运行效率高、实时性强,在高速场景使用 FPGA 完成数据包封装和解析工作,极大的缓解 PowerPC 工作压力,提高了链路层传输的稳定性,减小了处理时延.
1.2 空间链路数据封装流程
空间链路FPGA数据封装首先对IP数据进行SDL封装,再根据各用户提供数据情况,完成自定义 CCSDS 封装.首先在 FPGA 中开辟不同缓存空间存储 PowerPC 下发的宽带 IP数据包、遥测数据包和 CCSDS 封装帧头信息.对宽带 IP 数据包进行高速 SDL 封装,同时实时监测 SDL 数据包状态,数据低于 CCSDS 封装数据长度要求时,填充 SDL 空帧直到满足要求.根据 CCSDS 封装帧头信息、遥测数据包和 SDL数据包,按照信道速率要求进行 CCSDS 数据包封装,变为固定帧长,发送给信号处理进行信道编码等处理.空间链路数据封装流程如图 1 所示.
1.3 地面数据解析流程
地面 F PGA 数据解析是空间链路数据封装的逆过程.FPGA 接收基带信号处理数据,对 CCSDS 数据包进行同步处理,根据帧头信息分离 SDL 数据包和遥测数据.将分离的遥测数据存储在缓存器中通知 PowerPC 读取.将 SDL 数据包进行高速 SDL 解析,解析的同时丢弃空帧,保留 IP 数据包,将 IP 数据包存入缓存器中通知 PowerPC 读取.地面数据解析流程如图 2 所示.
二、简单数据链路协议
2.1 SDL 结构及特点
简单数据链路协议（Simple Data Link,SDL）是由国际互联网工程任务组（The Internet Engineering Task Force,简称 IETF）在 2000 年 5 月提出的一种新型的数据链路层协议,支持非同步不定长数据包高速定界,具有定帧速率快,检错纠错性能好等优点,非常适合于 IP 数据高速定界[3] .
SDL 帧主要由帧头、负荷以及帧尾（校验码 FCS）组成.帧头包含长度指示（LI）域和 CRC 校验域,LI 占 2 个字节,值 0~3 被保留用作 SDL 的一些特殊用途,其他值指示当前数据帧的信息长度,因而 SDL 封装的最小数据包长度为 4 个字节,最大数据包为 65536 字节[4] .CRC 域对 LI 进行监督校验, 采用 ISO 标准 CRC-16 多项式对 LI 域内所有值计算得出,它可以纠正帧头中的所有单比特错误,并检测出大部分多比特错误.偏置域和信息域组成 SDL 的负荷,IP 数据报不经过任何处理,透明的放在信息域中,偏置域是个特殊通道,被用来传递一些特殊的消息,能单独传 输或是和信息一起传输.FCS 值由整个负荷域计算而来,对 SDL 负荷进行监督.SDL 帧结构如图 3 所示.
本设计选用 SDL 帧方案如下：
1）不填充偏置域数据,IP 数据包直接填充到信息域内；
2） 帧 头 CRC 采 用 CRC-16 多 项 式,FCS 选 取 CRC-CCITT 多项式；
3）当长度指示 LI 为 0 时,表示该 SDL 为空帧,空帧信息域填充 4 字节 0,空帧长度为 10 字节.
2.2 并行 CRC 算法
循环冗余校验码（cyclic redundancy check,CRC）由于编码和解码方法简单以及检错和纠错能力强,是现代数据通信中最常用的一种差错校验码.在 SDL 帧中,帧头和信息域都采用了 CRC 校验码.CRC 校验码的理论基础是线性编码原理, 通过模二运算来建立信息位和校验位之间的约束关系.将待传送二进制序列表示成高阶多项式：
D ( x ) 序列左移 r 位,即 x r D(x),将它模二除 r+1 阶生成多项式 g(x),得到商 Q(x) 以及余数 R(x),余数 R(x) 既是所求的r 位 CRC 校验码.数学表达式为：
目前 CRC 校验码用 FPGA 实现方法有串行和并行两种[6] .串行 CRC 算法通过移位反馈寄存器来实现,每次只能输入一位二进制数据,效率太低,不满足高速的场景.并行CRC 算法有查表法,但是该方法需要存储长度较大的 CRC余数表,还有一种是按字节运算方法,直接推导出 CRC 校验码与输入数据和生产多项式的逻辑关系,这种方法直接、高效,非常适合于本设计.
按字节并行运算方法,即 8 位信息码同时输入并行运算所产生的 CRC 余数与串行运算时连续 8 位信息码相继输入串行运算所产生的 CRC 余数相同[5] ,因此可以推导出并行处理后的 CRC 校验码与当前输入字节和当前 CRC 校验码之间的逻辑运算关系.以生成多项式 g(x)等于x 16 +x 12 +x 5 +1 为例,CRC的初始值为 0xFFFF,推导出 8 位并行 CRC 的逻辑关系式如表 1 所示. 其中 D 为输入字节数据, CRC[0] 和 D[0] 为最低位.
在本设计中采用以上 CRC 并行算法,可以有效缩短SDL 帧封装和解析的时间,减少链路处理时延.
三、SDL 高速封装和解析实现
3.1 SDL 高速封装
在 SDL 高速封装实现过程中,PowerPC 将数据包长度和IP 数据包放入循环队列双口 RAM 中,同时向 FPGA 发出通知信号,FPGA 根据处理器写操作时的高位地址和通知信号了解处理器写操作情况,自动读取已有数据,将数据长度送入帧头 CRC 计算器中进行 CRC-16 计算,将 IP 数据包送入数据 FCS 计算器中进行 CRC-CCITT 计算.帧头 CRC 计算器每次计算 16bit 帧头数据；数据 FCS 计算器每次计算 8bit 数据 IP 数据.等待计算完成后,将得到的计算结果同数据包长度和 IP 数据包按照 SDL 帧结构依次存入 FIFO 中.
3.2 SDL 高速解析
实时监测 FIFO 中的数据长 度,一旦长度小于 CCSDS封装要求,向 FIFO 中插入空帧数据,直到满足要求为止.SDL 高速封装流程如图 4 所示.
在 SDL 高速解析实现过程中,首先搜寻 SDL 帧头,将SDL 数据包送入帧头 CRC 计算器中,实时比较帧头 CRC 计算机结果和数据包内容,当两者一致时,则进入同步状态.根据帧头中的长度信息判断下一帧帧头位置,并判断帧头CRC 校验是否正确,如果校验正确,则表明帧头同步正确可以解帧了.对帧头内容进行判断,如果 CRC 前面两个字节内容为零,则判断为空帧,否则为数据包 .丢弃空帧,将数据包信息域送入数据 FCS 计算器中,进行 FCS 校验,如果校验通过,则判断接收数据正确,存入缓存器中通知 PowerPC读取.SDL 高速解析流程如图 5 所示.
四、性能分析
在 FPGA 中实现空间链路数据封装和地面链路数据解析,使用 Modelsim 分别模拟空间返向链路 PPC 发送数据,地面返向链路接收数据,进行仿真性能分析 .FPGA 采用100M 时钟,模拟 IP 数据包为 128~1024 字节随机长度.
空间链路对 IP 数据进行并行 CRC 校验,如图 6 所示.可以 看出,并行 CRC 校验一个时钟周期可以完成 8bit 数据校验,缩短了 CRC 计算时间,有利于减少链路时延.
完成 SDL 封装和 CCSDS 封装,从图 7 可以看出,长度为 1024 字节的 IP 数据包,PPC 写入数据到完成 2 次封装数据帧时延为大约 13us.
地面链路完成数据解析,从图 8 可以看出 ,从收到返向数据到完成 CCSDS 解析数据流时延为 10ns,从 CCSDS 解析后到 SDL 解帧完成数据流时延为大约 30ns.
解析长度 1024 字节 SDL 数据帧,如图 9 所示,该 SDL帧在两帧 CCSDS 帧中,前后为 SDL 空帧,通过 SDL 帧解析,空帧被丢弃,数据帧被保留,解析帧时延为大约 92us.
从以上仿真数据可以看出,用 FPGA 完成链路数据帧封装和解析,具有时延小,速度快等特点,能够满足高速数据处理需求.在系统上采用该设计方案进行 ping 包时延测试,发现 IP 数据 SDL 传输方案发送时延在 0~0.4ms 之间,低于普通 IP 数据传输方案 0~3ms.可见 IP 数据 SDL 传输方案的处理时延抖动更小.
五、 结语
本文提出一种无人机测控与信息传输系统链路层 IP 数据传输实现方案,采用 FPGA 实现空间链路 IP 数据 SDL 高速封装,地面 IP 数据 SDL 高速解析,并采用多路复用技术完成 CCSDS 数据路层协议封装,实现了天地一天化信息传输的目的.该设计方案具有空间链路 IP 数据快速封装,地面 IP 数据快速同步等优点,降低了链路处理时延和抖动.该设计稳定、可靠,具有较高的实用价值.
归纳上文：这是适合不知如何写数据传输和无人机和通信系统方面的通信系统专业大学硕士和本科毕业论文以及关于通信系统论文开题报告范文和相关职称论文写作参考文献资料.
参考文献：
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