论文计算机专业数字逻辑设计课程建设和实践，本文是计算机专业相关论文范文例文跟数字逻辑和计算机专业和实践有关论文范文例文.
0引?言
计算机专业学生的系统能力的核心是在掌握计算机系统原理基础上,熟悉如何进一步开发构建以计算技术为核心的应用系统,这需要学生更多地掌握计算系统内部各软件/硬件部分的关联关系与逻辑层次,了解计算系统呈现的外部特性以及与人和物理世界的交互模式[1].数字逻辑设计课程是计算机专业的一门专业基础课,是计算机组成原理、微机原理与接口技术、嵌入式技术等课程的先导课程[2],在整个计算机硬件的知识体系中占有重要地位,肩负着引导学生了解计算机硬件组成,掌握其工作原理并进行计算机硬件电路分析与设计的重要使命[3].
随着人工智能、物联网、大数据等新技术的飞速发展,传统数字逻辑设计课程教学面临的重要问题和挑战是教学内容与实践脱节[4],传统的数字电路课程的重在讲授以分立元件构建数字系统的Bottom-UP（自底向上）设计方式,与后续的计算机组成原理等课程要求的Top-Down（自顶向下）设计方式不相适应；近年来,虽然不少学校开展了基于硬件描述语言和FPGA、采用Top-Down设计流程进行实验教学的探索,但是理论课教学内容中关于数字系统设计中的一些难点和重点问题仍存在讲授不够系统和深入等问题.
1数字逻辑设计课程架构
数字逻辑设计课程的架构如图1所示,主要包括教学内容、重点和难点以及实验3部分.其中,教学内容给出了理论课教学中的主要章节；重点与难点部分是在对每个主要的教学内容进行分析的基础上,结合数字系统工程应用的需求给出的在理论课教学中需要重点讲授的内容；实验部分初步给出了一个层次递进、难度递增的配套实验系统.
2教学内容
数字逻辑课程的教学内容主要包括数字系统设计流程、数字逻辑基础、数字逻辑的CMOS（complementary metal oxide semiconductor,互补金属氧化物半导体）实现、基本/复杂数字模块设计、硬件描述语言与数字系统设计等几大部分.
2.1数字系统设计流程
数字系统设计流程要使学生掌握当前流行的Top-Down设计流程,同时还要与传统的Bottom-Up流程进行对比,说明Top-Down设计流程的好处.Top-Down设计流程分为前端和后端,前端从系统级设计到门级网表,后端设计从门级网表到GDSII输出文件.计算机专业的学生更应该侧重于系统级设计,所以教学重点应该放在前端设计上,但是对于后端设计也应做一定的介绍.
在设计流程的讲授过程中,应让学生对当前EDA（electronic design automation,电子设计自动化）领域的概况有一个大体了解,因此在设计流程的每个步骤中都可以介绍Synopsys、Cadence和Mentor Graphics三大厂商的相关工具.另外,根据数字系统的最终实现方式不同,应将ASIC（application specific integrated circuit,专用集成电路）和FPGA（field programmable gate array,可编程门阵列）两种不同的实现方式做介绍.由于本课程及后续课程中的实验一般都采用FPGA实现方式,因此重点应介绍FPGA实现方式的优缺点及相应的设计流程.
2.2数字逻辑基础
数字逻辑基础部分与传统数字电路课程中的相关内容几乎相同,包括数字表示、基本的开关逻辑、布尔代数、各种逻辑门、真值表及卡诺图化简等.这部分内容不需要配套实验,只需要布置一些作业即可.
2.3数字逻辑的CMOS实现
传统的数字逻辑设计课程对数字逻辑的CMOS实现介绍很少,但是我们认为计算机专业的课程应该对CMOS原理进行较为详细的介绍,主要原因有：①当前数字系统的主要实现方式是CMOS工艺,如果计算机专业毕业的学生对MOS晶体管等相关技术不了解会导致学生对硬件电路如何落地实现产生疑惑；②有一部分学生日后可能从事EDA软件的开发,如果这些学生在本科阶段对于CMOS技术有深入的了解,那么这将对他们的工作起到一定的助力；③CMOS工作原理可以将本课程的内容和大学物理中的相关内容进行有效衔接.
在具体的教学内容上,首先,以NMOS为例讲解MOS管的基本工作原理,包括NMOS管的物理结构、半导体中的载流子以及电压控制的基本工作原理；然后,从CMOS反相器开始介绍与非门、或非门等基本门电路的CMOS结构；最后,介绍复杂门电路的CMOS实现,包括传输门和异或门等.需要注意的是,由于课时限制及授课对象是计算机专业的本科生,不需要讲授MOS管的动态特性推导及计算.当然,我们也鼓励学有余力的同学通过课外阅读的方式自学MOS管的动态特性推导及计算,以强化其底层电路的相关知识.
大部分学生不需要掌握MOS管的动态特性及相关的推导计算,因此,不需要设置相关的实验.对于少数学有余力的同学,可以推荐他们使用SPICE仿真器对逻辑电路进行仿真,通过改变MOS管的宽长比等参数来优化逻辑门在延迟、功耗和电路面积等方面的性能.
2.4基本/复杂数字模块设计
在基本逻辑门电路的基础上,讲授构成数字电路的基本模块的实现,包括多路选择器、译码器、触发器、寄存器、计数器等.本部分应从这些基本模块的逻辑功能出发,综合使用布尔代数化简、卡诺图、真值表等知识.
在复杂数字模块的设计上,以加法器为例进行讲授,因为后续的计算机组成原理课程中,加法器是运算器的基础.另外,在讲授过程中,可对信号传播通过的逻辑门级数作简单的延时分析,初步引入静态时序分析的概念,并在此基础上,将行波进位加法器升级为超前进位加法器,通过对两种加法器门级结构的比较使学生理解延时与电路面积开销之间的折中.该部分的实验同样针对学有余力的少数学生,使用SPICE对设计的加法器进行仿真.
2.5硬件描述语言与数字系统设计
硬件描述语言（hardware description language,HDL）是Top-Down数字系统设计流程中的基本设计语言.目前,国际上流行的并成为IEEE标准的两种硬件描述语言分别是VHDL和Verilog,两种语言在功能上几乎完全相同,且几乎所有的EDA工具都支持这两种语言.但是Verilog HDL语言的语法与常用的软件编程语言C语言有很大的相似之处,因此近年来在国内和美国的使用比例远高于VHDL.因此,我们在数字逻辑设计课程中讲授Verilog HDL.
目前关于Verilog HDL的教材非常多,但大都重在讲述语法,对数字系统的设计机理讲得不多.而计算机专业的学生在学习本课程之前,一般都已经学习了C语言或其他的软件编程语言,如果授课过程中过分偏重语法的讲授,将会使学生按照软件编程语言来学习硬件描述语言,导致学生不能掌握使用HDL设计数字系统的精髓；语法的相似性也会使学生感觉缺乏新鲜感而丧失学习兴趣.因此,在授课内容上,应该对语法的讲授进行压缩,只需要用2~4学时讲授基本的语法以及程序架构,将重点放在Verilog HDL语言与基本电路模块的对应上,即寄存器、组合逻辑、总线及存储器等4种基本电路模块的描述方法.
在HDL的讲授过程中,应突出硬件描述语言的并发执行特性与实际电路工作的映射关系.通常,初学者对于HDL的并发执行特性很难理解,这也是讲课过程中的难点之一.为了讲授该问题,可以首先介绍逻辑电路模块间的信号传输关系,即只有一个逻辑模块的输入信号发生变化才能引起该模块内部的MOS翻转进行计算；然后介绍Verilog HDL中,一个always块对应一个基本电路模块,且always块中的敏感信号即为触发该模块在仿真过程中执行一次相关代码的输入信号,并由此引出基于事件触发的逻辑仿真器的基本工作原理.这样可以使学生对HDL的并发执行特性有较深入的理解,也有利于学生尽快上手进行编程实践.另外,在基本电路模块描述中,要特别注意两个问题,一是每个always块中对应的逻辑只能是4种基本电路模块之一；二是寄存器与锁存器的区别,以及何种描述能够产生锁存器逻辑,要特别强调在FPGA设计中建议不要使用锁存器的设计原则及原因.
在硬件描述语言的讲授中,还需通过例子来讲授具体HDL描述与电路原理图之间的映射关系,我们建议先对描述的HDL语言进行分析,由学生自己根据语言画出相应的电路原理图,然后采用Synplify工具对HDL描述进行综合,将综合所得的原理图与学生分析所得的原理图进行对比分析,使学生深入理解逻辑综合的过程.
对于计算机专业的本科生来讲,设计的数字系统大都是全同步系统,而寄存器级传输（register traner level,RTL）模型是全同步设计的基础,而且后续的计算机组成原理课程中处理器的时序优化的驱动力也是基于RTL的分析方法,因此,RTL的讲授是数字系统设计部分的重点和难点.在RTL的讲授过程中,图2所示的模型是不能将RTL讲清楚的,仅能让学生粗浅地理解RTL就是寄存器之间嵌着组合逻辑的电路结构,不能掌握RTL设计的精髓.在此处,应该配以图3所示的工作时序图,说明寄存器用于进行数据的存储和向下一级逻辑的数据传输,组合逻辑用于具体的计算.另外使用图3所示的时序图可以引出静态时序分析的基本方法并引出逻辑优化的方法,其中逻辑优化方法应包括组合逻辑中插入寄存器打断关键路径、串行计算转并行计算,最后到达的信号放置到距输出最近等策略.最后,对RTL进行总结,需要明确地告诉学生：①在Top-Down设计流程中,几乎所有的EDA工具都对RTL做了很好的支持.虽然近年来高层次综合技术也得到了很大的发展,但是在设计的性能、功耗等方面,高层次综合技术中采用的行为级描述与RTL有不小的差距,因此在追求高性能低能耗的系统中,RTL还是主流设计模型.②RTL有助于进行模块化设计,有助于进行时序规划（timing budget）,因为寄存器可以打断组合路径的延迟.只要模块间采用寄存器接口,那么多个模块连接起来形成一个系统时,基本上不会产生新的更长的组合路径延迟.③与RTL紧密联系的静态时序分析方法有助于进行延迟优化.
有限状态机（finite state machine,F）是当前数字系统中实现控制的重要方法,但是大多数教材中仅讲述如何使用HDL描述F的方法,没有讲述在F设计中如何进行状态划分、如何定义状态转换等关键问题.因此,在F的讲授中,首先根据图4的状态转换模型明确当前状态C-State和下一状态N-State之间的转换关系,明确C-State是寄存器信号,而N-State是根据C-State和当前的输入预计算下一个状态,在下一个时钟沿到来时打入寄存器成为新的C-State.在生成控制信号方面,根据C-State或C-State和当前输入进行组合运算生成控制信号.另外,可以使用一个例子,如同步串行传输控制器,来说明如何进行状态划分和定义状态转换.
在实验方面,我们设计了层次递进,难度递增的系列实验,其中基本的组合逻辑和时序逻辑的目的是让学生熟悉HDL语言的编程方法、Testbench的编写方法以及仿真环境的使用；具有异步清零端和同步置数端的加法/减法计算器可让学生理解逻辑综合的过程；跑马灯实验可以让学生熟悉有限状态机的描述及FPGA工具的使用；最后一个综合性实验是设计一个通用串行异步传输器,设计中需要考虑状态机的状态划分与定义、计数器、多路选择器、数据缓冲器等多种典型电路模块,而且设计好的电路可以下载到FPGA中完成与PC机的串口进行通信,提升学生的FPGA调试能力.
由于一般情况下该课程的课内实验学时数较少,如西北工业大学计算机学院的课程只有16学时的课内实验,因此所有实验全部在规定的课时内完成几乎是不可能的,因此建议在课内实验只完成最后的综合实验,其他的实验由学生在课余时间自主完成,教师和助教通过网络进行答疑.
3实践效果
对内容和实验进行重构的数字逻辑设计课程在西北工业大学计算机学院的本科生中已经开设了两届,每届有近200名学生受教,学生的数字系统设计能力得到了较大的提升,具体体现在以下两个方面：
（1）在后续的计算机组成与系统结构课程中,25名学生参加了实验试点班,分组（3~4人一组）完成了具有50条MIPS指令的多周期或流水线处理器的设计,并完成了FPGA上板调试.其余学生中,95%的学生完成了简单的基本MIPS指令集处理器的设计与仿真,其中有60%以上的学生完成了40条以上的指令,较之前的完成率有明显提升（之前完成率仅为30%左右）.
（2）在2017年9月举行的全国大学生计算机系统能力培养大赛上,由学习了本课程的4名本科二年级学生组成的代表队实现了一个基于MIPS指令集的微处理器,在完成了体系结构优化的基础上,使用了多种逻辑优化技术,包括使用“将最晚达到的信号放置到距输出最近”的策略对流水线前递路径进行优化、使用“串行转并行”策略优化流水线冲突检测逻辑、使用“尽量平衡组合延迟”的时序优化策略对IO的固有延迟进行优化等,在处理器IPC不明显下降的情况下将处理器的工作频率由68.8MHz提升到92.7MHz,提升比率高达34.65%.最终SPEC性能得分为3.712 2分（基准是龙芯132处理器）,处理器性能远超其他参赛队.
4结?语
数字逻辑设计课程在计算机专业本科生中具有重要的知识衔接作用,是后续计算机组成原理、嵌入式等专业核心课的基础.由于全新的教学内容开展时间不长,目前只是处于探索阶段,教学过程中还存在很多的问题需要解决,包括具体章节的课时分配、系列实验设置的合理性和科学性等.
上文总结：上文是关于数字逻辑和计算机专业和实践方面的相关大学硕士和计算机专业本科毕业论文以及相关计算机专业论文开题报告范文和职称论文写作参考文献资料.
参考文献：
1、 电子信息工程专业数字信号处理课程设计和 乔丽红,秦瑶（河南工业大学信息科学与工程学院,河南郑州450001）摘要本文介绍了数字信号处理课程设计模式的探索和实践情况 为了培养学生能够将数学、自然科学、工程基础和专业知识用于解决复杂工程问题,文.
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